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FPGA/CPLD数字电路原理介绍-英雄联盟比赛押注软件
本文摘要:当产生门控时钟的人类群体逻辑多达一个级别时,很难证明设计项目的可靠性。

当产生门控时钟的人类群体逻辑多达一个级别时,很难证明设计项目的可靠性。即使原型或者建模结果没有表现出静态的危险,本质上可能还是没有危险的。

一般来说,我们不应该在具有多级人类群体逻辑的PLD设计中对触发器进行计时。图1示出了具有危险现象的多级时钟的例子。

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时钟由选择槽控制的多路复用器输入。多路复用器的输出是时钟(CLK)和时钟的2个方波(DIV2)。从图1中的定点波形图可以看出,当两个时钟都为逻辑1时,当SEL线的状态改变时,不存在静态危险。危险程度因工作条件而异。

可以消除多级逻辑的危险。图1有静电危险的多级时钟;图2示出了图1电路中单级时钟的替代方案。在图中,SEL槽和DIV2信号用作使能d触发器的使能输出端,而不是触发器的时钟槽。

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使用这种电路不需要可编程逻辑器件的可选逻辑单元,但工作更加可靠。不同的系统必须使用不同的方法来移除多级时钟,并且它们没有相同的模式。图2无静态危险的多级时钟1行波时钟另一种流行的时钟电路使用行波时钟,即一个触发器的输入用于另一个触发器的时钟输出。如果精心设计,行波时钟可以像全球时钟一样可靠地工作。

但是行波时钟使得电路相关的定点计算变得很容易。行波时钟在行波链中触发器的时钟之间产生很小的时移,不会远远超过最坏情况下的创建时间、维护时间和电路中时钟到输入的延迟,使系统的实际速度上升。带计数器刷变换的触发器包括异步计数器,经常使用行波时钟,一个触发器的输入时钟控制下一个触发器的输出。

参见图3。一般来说,实时计数器是替代异步计数器的较好方案,因为两者都必须有一定数量的宏单元,而且实时计数器从时钟到输入的时间比较慢。图4示出了具有全局时钟的实时计数器,其具有与图3相同的功能。

它由一定数量的逻辑单元构成,但是从时钟到输入的时间很慢。所有PLD开发软件都采集各种实时计数器。图3行波时钟图4行波时钟转换为全局时钟2多时钟系统许多系统拒绝在同一PLD中使用多个时钟。

最少见的例子是两个异步微处理器之间的模块,或者是微处理器和异步通信地下通道之间的模块。由于两个时钟信号之间有一定的创建和维护时间,上述应用引入了可选的定点约束。

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他们不会拒绝同步一些异步信号。图5显示了一个多时钟系统的例子。CLK_A用于时钟REG_A,CLK_B用作时钟reg _ B。

因为REG_A驱动转移到REG_B的人类逻辑,所以相对于CLK_B的下降沿,CLK_A的下降沿拒绝创建时间和维护时间.由于寄存器B不驱动馈送给寄存器A的逻辑,因此相对于CLK,CLK B的下降沿不会拒绝创建时间.此外,由于时钟的上升沿不影响触发器的状态,所以在CLK_A和clk _ b的上升沿之间没有时间抑制。如图5的右图所示,电路中有两个独立国家的时钟,但是不能保证对它们之间的创建时间和维护时间的抑制。

在这种情况下,有必要同步电路。图6显示了REG_A的值(在使用之前)如何与clk _ b同步。新的触发器REG_C被GLK_B触摸,以确保REG_G的输入满足REG_B的创建时间.但是,这种方法会将输入延迟一个时钟周期。图5多时钟系统(定点波形显示相对于CLK_B的下降沿,CLK_A的下降沿具有创建时间和维护时间的约束)。

图6具有实时寄存器输入的多时钟系统在许多应用中仅同步异步信号。当系统中有两个或两个以上的非同源时钟时,很难保证数据的创建和维护时间,我们将面临一个简单的时间问题。最糟糕的方法是同步所有非同源时钟。PLD中使用的锁环(PLL或DLL)是一种非常有效的方法,但并非所有的PLD都有PLL和DLL,而且大部分带PLL功能的芯片价格昂贵,所以除非有特殊要求,一般情况下不能使用带PLL的PLD。

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此时,我们必须使用带使能端的D触发器,并引入高频时钟。图7不同的源时钟如图7右图所示,系统有两个不同的源时钟,一个是3MHz,另一个是5MHz。不同的触发器用于不同的时钟。为了稳定系统,我们引入一个20MHz的时钟来同步3M和5M的时钟,如图8右图所示。

20M的高频时钟将作为系统时钟,输出到所有触发器的时钟端。3M_EN和5M_EN将控制所有触发器的使能端。即原来连接3M时钟的触发器连接20M时钟,3M_EN控制触发器使能,5M _ en控制触发器使能。

这样,我们就可以同步任何非同源时钟。图8同步给定的非同源时钟。

此外,异步信号输出总是不能满足数据的创建和维护时间,这使得系统更容易进入亚稳态。因此,建议设计人员通过双触发器同步所有异步输出。稳定可靠的时钟是系统稳定可靠的最重要条件。

我们不需要使用任何带有毛刺的输入作为时钟信号,并尝试仅将其用于全局时钟。对于多时钟系统,要注意实时异步信号和非同源时钟。


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